Model Info

显示模型属性和模型中的文本

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库:
Simulink / Model-Wide Utilities
HDL Coder / Model-Wide Utilities

描述

Model Info 模块在模块封装上显示模型属性和有关模型的文本。使用 Model Info 模块对话框可指定该模块显示的文本的内容和格式。您可以选择要在模块上显示的模型属性。在模块封装上显示的文本中，Simulink^® 将属性名称替换为模型中该属性的当前值。

示例

仿真具有可变传输延迟现象的系统

此示例说明您可以使用 Simulink® 对可变传输延迟现象进行建模的两种情况。

打开模型

参数

指定要显示的文本和属性 — 要显示的文本的内容和格式

无默认值

使用输入要在 Model Info 模块上显示的文本和标记编辑框指定要显示的文本和属性。

• 在编辑框中，输入您要在模块封装上显示的任何文本。编辑默认文本 Model Info。

• 要在模块封装上显示模型属性，请在模型属性列表中选择属性，然后点击向右箭头按钮。

  模块会将一个 %<modelpropertyname> 形式的标记添加到编辑框中。在模块封装显示的文本中，Simulink 会将该标记替换为属性的值。

  1. 例如，如果您在模型属性列表中选择 Description，然后点击向右箭头按钮，则标记

     %<Description>

     将显示在右侧编辑框中。

  2. 您可以在模型属性前添加一些说明性文本，例如“Model description:”。

  3. 当点击应用或确定后，Simulink 将在模型编辑器中的模块封装上显示新文本和模型属性的当前值。

  有关模型属性的说明，请参阅以编程方式访问模型信息。

如果您对源代码管理信息感兴趣，要通过灵活的界面访问源代码管理工具，请使用工程。请参阅工程中的源代码管理。

模块特性

数据类型
直接馈通	否
多维信号	否
可变大小信号	否
过零检测	否

扩展功能

C/C++ 代码生成

使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

代码生成期间忽略 Model Info 模块。

HDL 代码生成

使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

最佳做法

如果在针对 HDL 代码生成的模型中使用 Model Info 模块，则在输入要显示在 Model Info 模块上的文本时，建议您仅使用 ASCII 字符。如果生成的 HDL 代码中有非 ASCII 字符，RTL 仿真和综合工具可能无法编译代码。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 0。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 0。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 0。有关详细信息，请参阅OutputPipeline (HDL Coder)。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

版本历史记录

在 R2006a 之前推出

另请参阅

DocBlock

主题

• 以编程方式访问模型信息
• 工程中的源代码管理