Reset

可重置子系统的控制模块

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描述

Subsystem 模块根级上放置的 Reset 模块向模块添加一个控制端口。当连接到该端口的信号发生触发重置的事件时，子系统的模块状态将重置为其初始条件。请参阅Resettable Subsystem。

示例

Resettable Subsystems

Use two resettable subsystems to implement a ramp signal.

打开模型

Discrete and Continuous Resettable Subsystems

Compares the behavior of discrete and continuous resettable subsystems. After you run the simulation, one scope shows the results for the discrete resettable subsystem, and the other scope shows the results for the continuous resettable subsystem.

打开模型

参数

重置触发器类型 — 选择触发事件的类型

电平 (默认) | 上升沿 | 下降沿 | 任一沿 | 电平保持

选择用于重置子系统模块状态的触发信号的类型。

电平

当触发信号在当前时间步为非零值或者从上一个时间步的非零值更改为当前时间步的零值时重置模块状态。

上升沿

当触发信号从零上升到正值或从负值上升到正值时重置模块状态。

下降沿

当触发信号从正值下降到零或从正值下降到负值时重置模块状态。

任一沿

当触发信号从零变为非零值或改变符号时重置模块状态。

电平保持

当触发信号在当前时间步为非零值时重置模块状态。

编程用法

模块参数：ResetTriggerType

类型：字符向量

值：'level' | 'rising' | 'falling' | 'either' | 'level hold' |

默认值：'level'

传播可变大小信号的大小 — 选择何时传播可变大小信号

执行期间 (默认) | 仅在启用时

选择何时传播可变大小信号。

执行期间

在每个时间步传播可变大小的信号。

仅在重置时

当重置包含 Reset 端口模块的 Subsystem 模块时，传播可变大小的信号。如果您选择此选项，采样时间必须为周期性采样时间。

编程用法

模块参数：PropagateVarSize

类型：字符向量

值：'During execution' | 'Only when resetting'

默认值：'During execution'

启用过零检测 — 控制过零检测

on (默认) | off

控制过零检测。

on

检测过零点。

off

不检测过零点。

编程用法

模块参数：ZeroCross

类型：字符向量

值：'on' | 'off'

默认值：'on'

扩展功能

HDL 代码生成

使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

版本历史记录

在 R2015a 中推出

另请参阅

模块

• Resettable Subsystem | Subsystem

主题

• 使用可重置子系统
• Simulink 模块对可变大小信号的支持