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HDL Coder

本地浮点

本地浮点

从单精度浮点模型生成独立于目标的可合成 RTL

自适应流水线

自适应流水线

指定合成工具和目标时钟频率,以实现自动流水线插入和平衡

AXI4-Stream Video Interface

AXI4-Stream Video Interface

Generate an HDL IP core with an AXI4-Stream Video interface for your video algorithm

Gigasample per Second (GSPS) Signal Processing

Gigasample per Second (GSPS) Signal Processing

Increase throughput of HDL generated from Discrete FIR Filter and Integer Delay blocks using frame input

逻辑分析仪

逻辑分析仪

可视化、测量Simulink 信号,并分析随时间的转移和状态

Watch video4:57

同步子系统切换

同步子系统切换

使用状态控制模块为更清洁的 HDL 代码指定启用并重置行为

观看视频 01:53

每秒 G 字节采样 (GSPS) 信号处理

每秒 G 字节采样 (GSPS) 信号处理

使用帧输入提高针对 HDL 优化的 FFT 和 IFFT 算法吞吐量

观看视频25:40

硬浮点 IP 目标

硬浮点 IP 目标

生成 HDL 以按照用户指定目标频率映射至 Altera Arria 10 浮点单位

Latest Releases

R2016b (版本 3.9) - 2016年9月14日

3.9 版是 Release 2016b 的一部分,它提供了以下增强功能:

  • 本地浮点:从单精度浮点模型生成独立于目标的可合成 RTL
  • 自适应流水线:指定合成工具和目标时钟频率,以实现自动流水线插入和平衡
  • 逻辑分析仪:可视化、测量Simulink 信号,并分析随时间的转移和状态

有关详细信息,请参阅发行说明

R2016a (版本 3.8) - 2016年3月3日

3.8 版是 Release 2016a 的一部分,它提供了以下增强功能:

  • 同步子系统切换:使用状态控制模块为更清洁的 HDL 代码指定启用并重置行为
  • 每秒 G 字节采样 (GSPS) 信号处理:使用帧输入提高针对 HDL 优化的 FFT 和 IFFT 算法吞吐量
  • 硬浮点 IP 目标:生成 HDL 以按照用户指定目标频率映射至 Altera Arria 10 浮点单位
  • 资源共享增强功能:共享倍数并获取具有不同数据类型的运算
  • 更快的测试工作平台生成和 HDL 仿真:为带有 HDL Verifier 的大数据集生成 SystemVerilog DPI 测试平台

有关详细信息,请参阅发行说明

R2015aSP1 (版本 3.6.1) - 2015年10月14日

3.6.1 版是版本 2015aSP1 的一部分,修正了一些程序缺陷。

有关详细信息,请参阅发行说明

R2015b (版本 3.7) - 2015年9月3日

3.7 版是 Release 2015b 的一部分,它提供了以下增强功能:

  • 可调参数:映射到 AXI4 接口,通过 ARM 处理器上的嵌入式软件启用硬件运行时调节
  • 扩展了对总线的支持:通过总线输入为启用或触发的子系统以及通过总线 I/O 为黑箱生成 HDL
  • 结果改进的质量:更广泛和高效地流式化和共享资源
  • 模型参数:模型引用模块实例参数化
  • 设计中通过 IP 核心生成、FPGA Turnkey 和通用 ASIC/FPGA 工作流程实现的端对端脚本

有关详细信息,请参阅发行说明

R2015a (版本 3.6) - 2015年3月5日

3.6 版是 Release 2015a 的一部分,它提供了以下增强功能:

  • Mac OS X平台支持
  • 无需运行合成的关键路径评估
  • 用于Xilinx Zynq IP核的AXI4-Stream接口生成
  • 自定义参考设计和自定义SoC板支持
  • 使用编译控制指令实现MATLAB代码中流水线、循环流和循环展开的本地化控制
  • 支持新的Vision HDL Toolbox产品中的图像处理、视频和计算机视觉设计

有关详细信息,请参阅发行说明

R2014b (版本 3.5) - 2014年10月2日

3.5 版是 Release 2014b 的一部分,它提供了以下增强功能:

  • 时钟频率流水线,可优化多周期路径计时
  • 支持 Xilinx Vivado
  • 适用于 Altera SoC 平台的 IP 核心生成
  • 在 MATLAB 中可以将自定义或现有 HDL 代码集成到 HDL 工作流程中

有关详细信息,请参阅发行说明