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Simulink Design Verifier

识别设计错误、生成测试用例、验证设计需求

Simulink Design Verifier 使用形式化方法来识别模型中隐藏的设计错误,无需大量的仿真运行。它检测模型中导致整数溢出、死逻辑、数组访问越界、被零除以及需求违规的块。对于每个错误,它会生成一个仿真测试用例以供调试。

Simulink Design Verifier 为模型覆盖和自定义目标生成测试输入。它还可让您增加和扩展现有的测试用例。这些测试用例驱动您的模型满足条件、决策、修改的条件/决策 (MCDC),以及自定义覆盖目标。

Simulink Design Verifier 中的 Model Slicer 工具可以使用动态和静态分析组合来隔离模型中的问题行为。它可让您高亮和跟踪端口、信号和块的功能依赖关系,将大型模型切割成更小的、独立的模型进行分析。您可以查看影响子系统输出的块,并通过多个开关和逻辑跟踪信号路径。

通过 IEC Certification Kit(符合 ISO 26262 和 IEC 61508)和 DO Qualification Kit(符合 DO-178)可提供对行业标准的支持。

Designing Displays using Model-Based Design

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Paul Urban

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来自 Paul Urban、 Simulink Design Verifier 技术专家