Simulink Design Verifier

识别设计错误、生成测试用例、验证设计需求

Simulink Design Verifier 使用形式化方法来识别模型中隐藏的设计错误,无需大量的仿真运行。它检测模型中导致整数溢出、死逻辑、数组访问越界、被零除以及需求违规的块。对于每个错误,它会生成一个仿真测试用例以供调试。

Simulink Design Verifier 为模型覆盖和自定义目标生成测试输入。它还可让您增加和扩展现有的测试用例。这些测试用例驱动您的模型满足条件、决策、修改的条件/决策 (MCDC),以及自定义覆盖目标。

Simulink Design Verifier 中的 Model Slicer 工具可以使用动态和静态分析组合来隔离模型中的问题行为。Variant Reducer 工具通过创建基于激活的变种配置下的切片模型,帮助您简化包含多个变种的模型

通过 IEC Certification Kit(符合 ISO 26262 和 IEC 61508)和 DO Qualification Kit(符合 DO-178)可提供对行业标准的支持。


功能

设计错误检测

发现特定的动态执行场景是否会发生以及在什么条件下发生。

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测试用例输入生成

使用结构化验证技术(如模型覆盖),帮助识别模型中未使用的仿真路径。

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使用 Model Slicer 隔离有问题的行为

使用动态和静态分析的组合来追踪依赖关系,隔离模型中有问题的行为。

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基于需求的验证

使用 MATLAB 函数、Simulink 和 Stateflow 表达形式化需求。

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产品资源

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文档

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功能

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模块

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系统要求

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技术文章

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Simulink Design Verifier requires MATLAB, Simulink, and Simulink Verification and Validation.


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