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视频长度为 31:24
基于Stateflow的状态机建模与HDL
状态机在数字系统的设计中应用广泛,然而过去数字信号处理领域工程师很少接触到控制工程师常用的Stateflow,这一高效的状态机建模工具。在这次研讨会中,我们将演示如何使用Stateflow进行数字信号中常见控制状态机的建模,并直接从模型中生成可用于FPGA/ASIC的HDL代码。
通过产品演示,您将学习如何:
- 利用Stateflow进行状态机的状态、跳转条件、行为/输出建模
- 利用Stateflow进行状态机调试
- 从状态机直接生成HDL代码,并进行联合仿真和FPGA在环验证
录制日期: 2015 年 9 月 10 日
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