快速入门：使用 MATLAB 和 Simulink 进行 FPGA、ASIC 和 SoC 开发

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MATLAB 和 Simulink 基础
针对 FPGA 和 ASIC 硬件进行建模和部署
VHDL 和 Verilog 验证
SoC 和特定于应用的主题

采用基于模型的设计进行 FPGA、ASIC 和 SoC 开发

MATLAB 和 Simulink 基础

采用基于模型的设计进行 FPGA、ASIC 和 SoC 开发

了解如何让算法团队和数字硬件团队合作开展设计和验证，探索实现选项、更早验证并生成验证组件。

视频

MATLAB 入门之旅

跟随我们的免费入门教程，在两小时的学习中掌握 MATLAB 基础，包括常用功能和工作流。

交互式在线培训

Simulink 入门之旅

跟随我们的免费入门教程，在三小时的学习中了解如何在 Simulink 中创建、编辑和仿真模型。

交互式在线培训

MATLAB 基础

本课程为期三天，将全面介绍 MATLAB 科学计算环境。

交互式在线培训或教师授课培训

Simulink 基础

本课程为期两天，面向未接触过 Simulink 系统和算法建模以及设计验证的工程师。

教师授课培训

Simulink 快速入门

了解基于模型的设计，以及如何使用 Simulink 创建模块图和简单模型。

文档

针对 FPGA 和 ASIC 硬件进行建模和部署

使用 MATLAB 进行 FPGA 设计 (5 个视频)

该视频指南分为五个部分，可帮助您了解如何使用 MATLAB 进行 FPGA 设计。探索面向 FPGA 或 ASIC 目标硬件设计信号处理算法时需要考虑的关键因素。

视频

使用 HDL Coder WFA 实现失真效果

本教程将演示如何使用 HDL Coder 在 FPGA 硬件上实现音频信号处理算法

博客文章

基于 FPGA 的 DSP 应用：轻松实现定点

了解如何将信号处理和通信设计从浮点转换成 FPGA 上的高效定点实现。

网络研讨会录像

生成用于 FPGA 和 ASIC 硬件的浮点 HDL

直接从单精度、双精度或半精度浮点模型生成不依赖于特定目标的、可综合的 VHDL 或 Verilog 代码。

视频演示

在功能安全的背景下进行基于模型的 FPGA 和 ASIC 设计

如何在遵守 ISO 26262、IEC 61508 或 IEC 62304 等功能安全标准的同时，在 FPGA、ASIC 和 SoC 上设计并实现信号处理、控制设计和视觉算法。

视频

HDL Coder 自学教程

本教程将指导您完成在 FPGA 硬件中实现 MATLAB 算法所需的各项步骤。

文档和示例

HDL Coder 学习与评估方法指南

这些指南可帮助您了解如何在设计中运用 HDL Coder，包含部分概念的示例讲解。

文档和示例

适用于 FPGA 的 DSP

本课程为期三天，将从 FPGA 结构内实现的角度回顾 DSP 基础知识。

教师授课培训

从 Simulink 生成 HDL 代码

本课程为期两天，介绍如何使用 HDL Coder 和 HDL Verifier 从 Simulink 模型生成和验证 HDL 代码。

教师授课培训

HDL Coder 文档

了解如何为 FPGA 编程或 ASIC 原型和设计生成 VHDL 和 Verilog 代码。

文档

FPGA 上的高性能 FFT 算法的硬件实现

使用 DSP HDL Toolbox 的 FFT 模块的内置模块参数，工程师可以快速探索架构实现、仿真硬件延迟，并在基于采样或基于帧的处理中流式传输馈入数据，以满足高速要求。

视频

使用 MATLAB 和 Simulink 进行 FPGA、ASIC 和 SoC 开发

了解 MATLAB 和 Simulink 中的高层次设计功能如何帮助缩短 ASIC 和 FPGA 项目的设计与验证时间。HDL Coder 为此设计环境和 HDL Verifier 提供了业界领先的设计验证工具的链接。

视频

Cadence Stratus HLS 的从 MATLAB 生成 SystemC 代码的工作流

了解如何使用 HDL Coder 生成针对 ASIC 优化的 MATLAB 代码实现。生成可综合的定点 SystemC 代码以及 SystemC 测试平台，以用于 Cadence Stratus HLS 高级综合工具。

视频

From Algorithms to FPGA / ASIC Implementation with MATLAB and Simulink

Learn about the high-level design of FPGAs and ASIC with MATLAB and Simulink through live demonstrations using HDL Coder. The demonstration covers a step-by-step process from initial models, hardware construct incorporation, and RTL code generation.

视频

VHDL 和 Verilog 验证

通过连接到 MATLAB 改善 RTL 验证

生成 SystemVerilog DPI 组件以加快创建验证环境，通过 MATLAB 或 Simulink 仿真与 HDL 仿真之间的协同仿真来调试问题，并了解如何通过更广泛的协作尽早消除 Bug。

网络研讨会录像

使用 HDL Verifier 从 MATLAB 生成 DPI-C 模型

使用 HDL Verifier 从 MATLAB 生成用于 UVM 仿真的 SystemVerilog DPI-C 参考模型。

视频演示

生成 SystemVerilog DPI 以进行模拟混合信号验证

将混合信号 Simulink 模型导出到 SystemVerilog 仿真器中。

视频

导入 HDL 以使用 Simulink 进行协同仿真

使用 HDL Verifier 导入手写或旧版 VHDL 或 Verilog，以与 Simulink 进行协同仿真。

视频演示

使用自定义板进行 FPGA 在环验证

在 MATLAB 和 Simulink 测试平台上对自定义板执行基于 FPGA 的验证。

视频演示

使用 FPGA 数据采集工具调试设计

本教程介绍如何插入功能以从 FPGA 原型中提取数据，然后在 MATLAB 和 Simulink 中进行调试

博客文章

以 MATLAB 为 AXI 主 IP 控制赛灵思 FPGA 和 Zynq SoC 板

在 HDL Verifier 中，以 MATLAB 为 AXI 主 IP，可以获得直接通过 MATLAB 会话读/写赛灵思 (Xilinx^®) FPGA 和 Zynq^® SoC 板载内存位置的权限。了解如何运用此方法在赛灵思 Kintex^®-7 FPGA 上控制 HDL Coder 生成的 IP 核。

视频演示